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河原林政道

著者情報
著者名:河原林政道
かわらばやしまさみち
カワラバヤシマサミチ

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      SystemCによるシステム設計
      カテゴリー:情報科学
      5.0
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      • SystemCという言語によるシステム設計手法の本。SystemC解説本というとどちらかというとどのように記述したらいいのかという側面に重点を置いた本が多いですが、この本はSystemCを用いてどのように考えればよいかに重点が置かれています。いささか学術的ではありますけれど。私がこの本に出会ったのはSystemCを用いたプロジェクトに関わることになった数年前(6~7年前)。当時はSystemC本も少なくて、SystemCの考え方を知るための本を探していて辿り着きました。SystemCも今ではだいぶ普及し一般化が進んでいて今となっては若干時代遅れかもしれません。でも、この本で説明している概念はハードウェア設計上重要なので理解しておいて損は無いと思います。
        システム設計の考え方、思想というか眺める方向には幾つかあると思います。ソフトウェア的な見方からの設計、ハードウェア的な見方からの設計、メカ/構造的見方からの設計、数学/物理的見方からの設計、市場要求と現状からの設計。それぞれが、それぞれの置かれた状況と課題、人生と歴史から見出そうとした光明によって設計論が生み出されてきました。そのどれもこれもに一理ある面があります。そういった中で考えられる行動指針は一つありますが、それは置いておいて(全ての人間がカエサルにならなければならないなら、カエサル以外は自害しなければいけないのです)、この本でいうシステムの設計というのはハードウェア的見地からのシステム設計であり、ソフトウェア側には割と近いです。歴史的な流れを見てみると、デジタルな回路の設計ではまず論理シミュレーションによってデジタルとしてバグがない事を確かめる必要がありましたので、シミュレーション記述言語が生まれました。それがVerilog-HDLです。そのシミュレーション言語から直接回路図、配線図に落ちれば工数削減できるのではないの?という考えから論理合成と配置配線ツールが生まれました。こういったHDLという言語の特徴は高速なデジタル回路として嵌り易い諸問題(信号タイミングとか)を明確にする記述ができる事、それらが解決されていることを確かめられる事必須でした。何万人もの技術者やその家族が半導体設計で生業を立てている世界なんて昔(R.A.ヘインレインぐらい)は夢物語でしたよね。でも、そういった人達の世界でも人は夢を見たのです。システムレベルでの仕様を記述する事で断絶した世界を一つに繋げえるのではないかと。それが、IBM社等が開発したVHDLでした。その思想は受け継がれ、発展してSpecCとなり、その耕した土壌の上に在るのが現在のSystemCやSystemVerilogです。この本の冒頭でもSpecCを生み出したガジャスキ先生への謝辞が一文述べられています(今では失われた言語ですけれどね)。これらの出発点がハードウェアでしたので、これらの特徴は(デジタルな)ハードウェアを含んで表現する記述に強い点にあります。システムの在るべき姿を表現するためには形式言語が不可欠です(それで補えない部分だけ自然言語で箇条書きにすればよいのです)。その為の適切な抽象度での仕様記述の区切りを見切る参考やその記述の考え方の参考にお勧めの本です。
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        2012/11/24 by Shimada

      • コメント 5件
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      SystemVerilogによるLSI設計
      カテゴリー:電子工学
      4.0
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      • ここ数年既存技術に対して代登してきているHDL、System Verilogの解説書。主に言語使用に近い部分の説明をしている本です(System Verilog版プログラミング言語C++に近い)。私がかの業界に入った頃はVerilogあるいはVHDLが主流で(今も主流)、今後System C、System VerilogもしくはSpec Cが流行るだろうと言われていた頃でした。System CはC/C++等のソフトウェア技術者をLSI業界へ取り込む役割を担うはずで、それへの対抗として生まれた技術としてのSystem Verilogはハードウェア技術者をその時の設計抽象度(TLM)で対応させるための言語だったのではないかと思います。実際においてはソフトウェア技術者のHDL系ハードウェア技術への適応能力は他の系統の技術者よりは遥かに有利ですが、HDL系ハードウェア技術者の重要性に揺らぎはないと思います(RTLベースでの設計が今でも主流かつ重要)。ソフトウェア業界というのは面白いものでCが流行るとみんなCで書き始めてCで書けるプログラマは数年で過剰になります。これはC++の時も、Javaの時も同じでした(この際の余剰人員になるのを避けるためにはいくつかの方法がありますが、設計能力をつける、他の言語も使えるようになる、管理者能力をつける、交渉力をつける、ほとんどの人が書けないレベルの品質(もしくは生産物の性能等)で仕事をする等があります。)。これを続けているソフトウェア業界での過剰な技術者人員を当時定常的に技術者不足に悩まされていたLSI設計業界に応用できればLSI設計業界の発展に寄与しつつソフト/ハード双方の技術者がほんのちょっとだけ幸せになれるはずと思われていたのかと思います。
        Verilog HDL言語は時を経て様々に進化してきました。Verilog HDL、Verilog 2001、System Verilog、Verilog AMS(Analog Mixed Signal)、Verilog2005等。
        LSI業界は非常に保守的で慎重な業界ですが、System Verilogは大きな言語仕様の変更を含んでいました。例えばオブジェクト指向が使えるようになったり、乱数生成器が容易に作れるようになっていたりとか、時相論理を含んだアサーションベースの検証機能とか(本書の対象外)、インターフェース定義を容易にする機能とかが含まれています。重要には三つ。モジュール間インターフェース定義における矛盾の低減策、テストベンチ(シーケンサやスティムラス含む)のシステム的複雑化/大規模化対策、時相論理によるアサーションベース検証補助機能だと思います。
        この本はそういった言語機能の説明をちょっとだけ小難しく説明しています。でも、この頃にはこの本しかありませんでした。
        System Verilogが扱えるSimulatorや論理合成ツールはまだまだ少ないと思いますが、この分野に関わるなら知っていて損は無いです。今業界を通して何が問題なのか、どういう解があり得るのか、そういったものをちょっとだけ垣間見れるそういう本です。担当プロジェクトでSystem Verilogを使用すると宣言された人が最初に手に取るのにお勧めの本です。
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        2012/12/08 by Shimada

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