System Verilogアサーション・ハンドブック
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評価:
System Verilogにおけるアサーションにまつわる言語機能の解説本。その昔、HDLの世界にはPSLというアサーション言語がありました。それはHDL記述に対して、実行時に満たすべき制約条件を記述できるものであり、それは常に満たすべき制約条件の他にある条件が整ってから一定時間後に別の条件が満たされなければならないといった時間の流れも含めた制約条件(時相論理)を記述する論理式言語でした。この言語のエッセンスはSystem Verilogに統合され、System Verilog Assertio >> 続きを読む
2012/12/16 by Shimada
「System Verilogアサーション・ハンドブック」のレビュー
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